台積電傳出評估生產3D DRAM，常被拿來和AI晶片用的高頻寬記憶體HBM混為一談。德國科技媒體heise整理各廠技術資料指出，HBM是把多顆分別薄化的DRAM晶片疊起來，3D DRAM則是在同一顆晶片上堆疊多層記憶體單元。
傳統DRAM像平房 HBM疊成大樓
DRAM是電腦、手機與伺服器的工作記憶體，每個記憶單元由1個電晶體和1個電容組成（1T1C），傳統DRAM把這些單元平鋪在晶片表面，像一棟平房；要放更多資料，只能靠微縮製程把房間越切越小。
DRAM製程至今仍停在10奈米級，輝達客製化HBM採用的已是第6代10奈米級（1c）製程。SK海力士研究人員曾指出，延續現有平面設計、靠極紫外光（EUV）微縮，成本越來越高。
國際半導體標準組織JEDEC去年4月公布的HBM4標準，允許單一HBM堆疊4到16層DRAM晶片，晶片之間以矽穿孔（TSV）像電梯井一樣上下連通，最底層是負責收發訊號的邏輯晶粒，再透過台積電CoWoS等先進封裝放在GPU旁邊。HBM通道多、頻寬大，但每一顆DRAM晶片本身仍是平面結構。
3D DRAM 同塊地基往上蓋
3D DRAM在同一顆晶片上，直接往上堆疊數十甚至上百層記憶體單元，做法類似手機與固態硬碟裡的3D NAND快閃記憶體。SK海力士2024年11月宣布量產321層NAND，DRAM還沒有走到這一步；SK海力士同年在VLSI研討會展示的3D DRAM只有5層，良率56.1%。
DRAM每個單元都需要電容存電荷，多數3D DRAM設計因此要把電晶體與電容改成橫向排列，再一層層疊上去。日本設備大廠東京威力科創（TEL）指出，垂直通道電晶體（VCT）DRAM需要新的電容與位元線材料。
HBM解頻寬 3D DRAM解容量
HBM解決頻寬瓶頸，讓GPU每秒拿到更多資料；3D DRAM要解決的是微縮接近極限、容量密度難再提升。HBM已量產多年，正從HBM4走向HBM4E；三星2024年5月在國際記憶體研討會（IMW）規畫3D DRAM在2030年前後商用，最多堆疊16層。
HBM靠TSV鑽孔與封裝堆疊；3D DRAM則需要多層薄膜沉積、深蝕刻與晶圓鍵合，三星在同一場研討會表示，晶圓鍵合技術將派上用場。這些製程與先進邏輯、3D IC封裝的技術有部分重疊。
理論上，HBM裡的每一層晶片未來都可以換成3D DRAM，同時拿到高容量與高頻寬。台積電目前已替SK海力士等廠商生產HBM底層邏輯晶粒。
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