三星、SK海力士與美光都已投入3D DRAM研發，對外揭露的商用時間點多落在2030年前後；SK海力士2024年展示的5層試產品，測試良率56.1%。台積電與輝達對3D DRAM的評估，則未公布技術路線、層數或時程。
SK海力士 5層良率56.1%
SK海力士2024年6月在美國夏威夷舉行的超大型積體電路研討會（VLSI 2024）發表論文，展示堆疊5層的3D DRAM，測試晶圓良率56.1%，也就是每1,000顆約561顆可用。南韓媒體當時報導，要達到一般用途需堆疊32到192層；試產品雖有接近傳統DRAM的特性，表現仍不穩定。
SK海力士研究員同年8月表示，垂直通道電晶體（VCT）的製程設計，可望讓EUV相關成本減半。2025年日本京都VLSI研討會上，SK海力士技術長發表未來30年DRAM技術藍圖，宣布將在10奈米及以下世代導入4F²垂直閘極（VG）平台與3D DRAM，並把3D DRAM列為未來DRAM的主要支柱。
三星最多16層 美光傳試8層
三星在2023年VLSI研討會發表垂直堆疊DRAM（VS-DRAM）論文。2024年5月國際記憶體研討會（IMW 2024）期間，三星規畫在2030年前後推出3D DRAM商用產品，最多堆疊16層，第一步先導入垂直通道電晶體設計，並表示需要新材料與晶圓鍵合技術。
美光也投入3D DRAM研究，當時傳出測試堆疊8層。美國新創NEO Semiconductor則在2023年提出3D X-DRAM概念，捨棄晶片內的電容，改用浮體單元儲存電荷，目標230層、128Gb容量。
VCT先行 堆疊型看2030年
設備大廠東京威力科創（TEL）預估，垂直通道電晶體與4F²設計的DRAM約在2027至2028年問世；三星也把VCT列為走向堆疊DRAM的第一步。
三星2013年8月量產24層的V-NAND快閃記憶體，如今3D NAND已超過300層。上述DRAM路線圖多是2024至2025年在學術研討會揭露的時程，各廠實際進度未必公開。
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